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R
Detailed Description
40. PCI Express Interface
Table 1-25 shows the PCIe connector (P21) that provides single-lane access through the
RocketIO transceivers to the Virtex-5 FPGA integrated Endpoint block for PCIe designs.
See the Virtex-5 FPGA Integrated Endpoint Block User Guide for PCI Express Designs [Ref 11] for
more information.
Table 1-25:
PCIe Connection to FPGA
Pin Name
PCIE_RX_N
PCIE_RX_P
PCIE_TX_N
PCIE_TX_P
PCIE_CLK_N
PCIE_CLK_P
PCIE_PRSNT_B
PCIE_PERST_B
PCIE_WAKE_B
FPGA Pin
(U1)
AF1
AE1
AE2
AD2
AF3
AF4
AF24
-
-
Edge
Connector Pin
(P21)
B15
B14
A17
A16
A14
A13
A1, B17
A11
B11
Description
Integrated Endpoint block receive pair
Integrated Endpoint block transmit pair
Integrated Endpoint block differential
clock pair from PCIe edge connector
Integrated Endpoint block present signal
Integrated Endpoint block reset signal
available on CPLD
Integrated Endpoint block wake signal
available on CPLD
Notes:
1. For ML505/ML506 platforms, access is through GTP0 of GTP_X0Y1.
2. For ML507 platforms, access is through GTX0 of GTX_X0Y2.
ML505/ML506/ML507 Evaluation Platform
UG347 (v3.1.2) May 16, 2011
www.xilinx.com
43
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